キットで実験 / モータのセンサレス制御技術 [ レス & レス・べクトル制御編 ] この部分の拡大を図 3 ( b ) に示す ん 0 ~ / は , キャリアの山・谷周期で更新する 比較器 十 ぃ UO 三角波キャリア 最大相 : U 相 中間相 : V 相 最小相 : W 相 VU0 ん℃ (b) 電圧指令 Vwo Vvo 十 (c) Vwo 十 (d) 三角波キャリア (e) Pw (f) スイッチ状態 S4 S3 SI S3 S4 (a) 三角波比較方式 図 3 1 シャント抵抗方式インバータのスイッチ・バターンとシ ャント抵抗を流れる電流の関係 インバータは三角波キャリアとの比較で生成されるパルス信号 ( P し , Pv, (w) に従ってスイッチ動作を行う . このとき流れるシャント電流に部分 的にタイミングよく抽出する す「 S4 」の状態です . このタイミングは , 図 3 (b) の (g) シャント抵キ亢 キャリア波の山ピークのタイミングに一致します . キ に流れる電流 ャリアの山ピークのタイミングで相電流を検出すれば , 最大相の電流 ( U 相 ) 最小相の電流 ( W 相 ) 何も考えすに簡単に相電流情報が得られます . 3 シャント抵抗方式には , 制御が簡単というメリッ 自動車の補機モータ ( オイル / 水ポンプや , 電動パワ トがあるのですが , 1 シャント抵抗方式にはそれを上 ーステアリングなど ) では , インバータ回路をモータ 回る後述のようなメリットがあるため , 白物家電は 1 本体に一体化する傾向にあります . シャント抵抗の数 シャント抵抗方式で , センサレス・べクトル制御を採 が少ないほど実装面積が小さくなります . 用しました . ( 3 ) 省部品 1 シャント抵抗方式の電流検出アルゴリズムは複雑 白物家電のインバータは , 「 6in1 」と呼ばれる 3 相 です . 後述のように , 1 個のシャント抵抗で 3 相電流 を検出するためには , タイマや A ー D コンバータなど 表 1 3 シャント抵抗方式と 1 シャント抵抗方式の比較 3 シャントは , ばらっきの影響が出やすい . 1 シャントはパルス・シフ マイコンの周辺機能を利用して , パルス・シフトなど トに伴って波形がひずみやすい の信号処理が必要です . 項目 3 シャント抵抗方式 1 シャント抵抗方式 1 シャント抵抗方式のメリット コスト 表 1 に示すのは , 1 シャント抵抗方式と 3 シャント サイズ 抵抗方式の比較です . ( 基板面積 ) (1) 低コスト 損失 抵抗の数が 1 個か 3 個かの違いがあります . 後段の増 ばらっきの影響 幅回路まで含めるとコストの差は数十円です . この金 制御ソフトウェ 〇 アの簡便さ 額差を大きいとみるか , 小さいとみるかは , 量産品の 高キャリア 世界を体験した者でないとわからないかもしれません . 周波数化 ②小型 波形のひずみ 〇 実装する場合の基板面積に占める割合の問題です . ン汳タ技術 2016 年 9 月号 : S2 〇 〇 〇 〇 処理は複雑 △ . 可能だが処理が複雑 〇 : 高変調率時 x : 低変調率時 159

GHz 超 A-D/D-A コンバータの標準インターフェース規格 JESD204B ンバータには , PLL クロックやフレーム内のキャラク の機能はありません . RS ー 232 ー C にあるような , ポ タ数など , さまざまな機能があり , それぞれに動作モ ーレートの自動設定のような機能もありません . ードが設定できます . リンク確立やデータ伝送を始め ステップ 2 : チップ内部のクロック信号を る前に , レーン数や 1 フレームごとのオクテット数な 同期してリンク確立スタートの合図を出す どあらかじめ動作設定します . JESD204B 規格の A ー D / D ー A コンバータには , 動 ・各種制御信号を使って事前の準備を済ませておく 作を設定するためのコンフィギュレーション・レジス JESD204B では , データ伝送を開始する前に各種ク タが内蔵されています . これらのレジスタ内容は , 通 ロックの同期を取ります . 常 SPI などの低速インターフェースを通して読み書き サプクラス 1 の場合 ( コラム 2 参照 ) , 図 3 のように します . "H" の遷移をデバイス・クロック SYSREF の "L ” 設定内容は , リンク確立の手順 ( 後述する ILAS フ でサンプリングし , フレーム・クロックをリセットし ェーズ ) で送信されるコンフィギュレーションのデー ます . このとき , 複数のレーンのフレーム・クロック タと一致している必要があります . ここに矛盾がある と , マルチフレーム・クロックの位相が同期します . とエラーとなります . この状態で受信側 ( FPGA などのディジタル回路 ) は 図 4 のように SYNC ~ 信号を送信側 (A ー D/D ー A コン ・送受信間の動作設定はあらかじめ決めておく バータ ) に送ります . 送られた信号はデバイス・クロ JESD204B は , A ー D / D ー A コンバータ専用のインタ ックでサンプリングし , フレーム・クロックに同期し ーフェース規格です . 複数設定を切り替えて使用する てリンク確立の手順を開始します . このシーケンスが ことは想定していません . データレートやデータ形式 正しく完了しない限り , 変換データはレーン上に送り などの通信条件は , 最初からほほ決まっています . そ 出されません . SYNC ~ 信号は全クラス共通で受信側 のため送受信両方ともすべて取り決めたうえでシステ から送信側に送られます . ムを設計します . 送受信のやりとりの中で , 伝送速度や信号の形を見 ・同期成功の条件① SYSREF 信号と SYNC—信号 て , 動作を適応させるという柔軟なインターフェース にはセットアップ / ホールドの規定がある 本連載の第 1 回 ( 2016 年 6 月号 ) では , JESD204B の 特徴の一つにデータ信号のセットアップ / ホールドの スペックがないのでタイミング設計が楽になると説明 しました . しかし , SYSREF 信号と SYNC—信号だ けは , 明確なタイミング設計が必要です . SYSREF 信号と SYNC—信号は , デバイス・クロ ックの工ッジによってサンプリングされて取り込まれ ます . そのため , 図 C のようにデバイス・クロックの 立ち上がりエッジに対するセットアップ , およびホー ルド・タイムの規定があります . 特に高速のコンバー タを使用するときは , タイミングが厳しいので , 慎重 に設計する必要があります . デバイス・ クロック セットアップ→ー 工 " の遷移はデノヾ イス・クロックの工ッジ でサンプリングされる ンタ レデ /K/=K28,5=0xBCh, 図 4 SYNC ~ 信号はリンク確立スタートの合図に使われる デバイス・クロック 工 " → " H " をクロックの立ち上がりでサンプリング SYSREF 図 3 SYSREF 信号はチ フレーム・クロ、ソク ップ内部のクロック信号 (FMC) の同期に使われる 各種フレーム・クロックが ローカル・マルチ・ フレーム・クロック デバイス・クロックと同期 (LFMC) され , タイミングのずれが 解消する . SYSREF はリン ク確立後でも入力できる ン 9 技術 2016 年 9 月号 複数レーン ( マルチレ ーン ) のシステムでは . これらのデータ・フレ ームの位相を合わせて 同期する SYSREF とデバイス・クロックのタイミングで FMC, LMFC のクロック位相をそろえる 177

イミングのデータが , どの時点のサンプリング・デー Delay) と呼びます . タなのかを明確にします . 変換のポイントが非常に重 要なアプリケーションで , データがどの時点でのもの ・受信側の設定で不確定な遅延時間を補正する かを知ることができます . リンク・ディレイは , デイタミニスティック・レイ デイタミニスティック・レイテンシは , コンバータ テンシと似ていて , 違いが分かりにくいです . ディレ 素子の手前までの遅延時間です . コンバータ回路自身 イを測るポイントは , どちらも同じです . の変換レイテンシは , カウントされていません . 正確 リンク・ディレイは , 電源オン直後の状態における なサンプリング位置を求めるには , 変換レイテンシを 固定ディレイと不確定可変長ディレイを合計した遅延 足し算します . 時間です . この状態では , 受信側と送信側のデータの 位置関係が , レーンによってはっきりしません . 3 複数チップ間でデータの 受信側のレジスタ設定や FIFO の設定で補正すると , タイミングを合わせる 送信から受信までのリンク・ディレイを固定値にでき ・方法 1 ・・・時間の目印をデータに埋め込む ます . これがデイタミニスティック・レイテンシです . 複数の A ー D コンバータのデータを同じタイミング 信号を前に進める補正はできませんので , 一番遅い信 で取り込むには , どのタイミングで入ってきたデータ 号に合わせます . ( マルチフレーム ) が同時に送出されたものなのかを知 デイタミニスティック・レイテンシにより , あるタ る必要があります . サプクラス 1 の素子には , SYSREF が入力された直 後に送出されるデータの制御ピットに , タイムスタン プというマーカを入れて送出するものがあります . 受 信側では , タイムスタンプが付けられたデータを使っ て , 図 13 のように複数コンバータの頭合わせを行い ます . ・方法 2 ・・・ステップ・アップ / ダウンする波形の信号 を伝送する そのほかには , ランプ波 ( ステップ・アップ / ダウン ) の信号を伝送する方法があります . 受信タイミングの すれが分かるので , 位相合わせが行えます . ル十 2 ル十 3 ル ル十 1 レーン 1 ル ル十 1 ル十 2 ル十 3 同じ SYNC ~ 信号を合図に 開始してもすれる 図 1 1 リンク状態によるデータ到着時間の誤差「リンク・ディ レイ」 複数レーンに分けてデータを伝送すると , 回路の状態や配線長の差など の条件によってリンクの確立後でも到着時間に差が出る レーン 2 ルー 1 リンク・ディレイ レーン 図 12 リンク・ディレイの範囲 補正に 固定ディレイと不定ディレイを合計した遅延時間 . より不定ディレイを固定値化したものをデイタミ ニスティ ック・レイテンシと呼ぶ ディジタル回路 JESD204B Rx コンバータロ路 JESD204B Tx リンク・ディレイ = 固定ディレイ値 + 不定ディレイ値 コンバータ 1 コンバータ 2 サンプル・データサンプル・データ ルー 4 ルー 4 ルー 3 Ⅳー 3 ルー 2 ルー 2 ル 1 Ⅳ 1 コンバータ 2 サンプル・データ コンバータ 1 サンプル・データ ル十 1 ル十 2 Ⅳ十 3 ル十 4 Ⅳ十 5 制御ビット に埋め込む タイムスタンプ 一乙・つっ J 1 ー ルⅣルル 制御ビット に埋め込む タイムスタンプ ル十 1 ル十 2 一ル十十 ルル 一ル十十 ルル 図 13 複数コンバータ間 のデータ位相合わせに使 われるタイムスタンプ機能 制御ビットにタイムスタンプ を埋め込んで頭合わせを行う 遅いデータ に合わせる ンシスタ技術 2016 年 9 月号 184

③特性インピーダンスや遅延時間の算出に利用できる 本コンバータは , プリント・パターンのコンデンサ とインダクタンス行列を計算することもできます . 計 算された値を利用して , 特性インピーダンスや遅延時 間を求めたり , 市販の SPICE 系の伝送線路シミュレ ータに入力して使うこともできます . USB, HDMI, LVDS などの高速データ伝送を扱う インターフェース・ポード , 無線機のアッテネータな どを作るとき , 特性インピーダンスや遅延時間は , 大 切な要素です . 所定の特性を出すために , 基板の絶縁 層の厚みや配線幅を決めます . 本コンバータによる計 算結果は , どの程度信号配線を離せば , 基板上のクロ ストークが抑えられるかも検証できます . 使ってみる ・ [STEPI ] ソフトウェアをダウンロードする 本コンバータは次の Web サイトからダウンロード できます . https://www.sp.se/en/index/research/emc/Sidor/ LC ー Calc. aspx 本コンバータは , 本誌 7 月号の付録 DVD ー ROM に も収録しています . ・ [STEP2] 解析領域を設定する ダウンロードした zip ファイルを解凍後 , LCCALC. EXE をダブルクリックして , 本コンバータを起動し ます . : 日厄、 Opti2!5 H 目 LC-Calc のメニュー霸。。 D efine geometry ー compute LC-matrices 、 : ShOV•/ results 三 モデル作成タブ計算設定 & 開始タブ結果表示タブ 図 3 本コンバータの起動時の画面 基板の断面構造入力 , 計算設定 , 結果表示のタブが用意されている 本コンバータを起動後 , CCreate a new project] ( 新 規作成 ) を選択すると , CComputation domain] ( 解析 領域 ) を入力するウインドウが現れます . 解析領域と 分割数を入力します . 配線の最小単位が 0.01 mm であれば , 分割数 (Step size) を 0.01 とします . 解析領域 "Length in x ー dir. " にはる .68 " , ・・ Lenth iny-dir. " には " を入力しました . 計算精度と解析時間の関係 解析領域は , 計算精度と時間に関係するので , 重要 です . 本コンバータは差分法を使っているので , 解析 領域の外側は , 強制的に OV になります . 差分法で , コンデンサを計算するためには , 基準となる 0 V が必 要です . 実際の配線の電位も遠く離れれば , 約 OV です . 解 析空間を広くすると , 計算精度も高くなります . しか し , 計算領域も大きいため , 解析時間が長くなります . 経験的には , 導体の 10 倍程度の大きさがあれば , 問 題ないです . 不安なときは , 解析空間を広げ , 計算結 果がほほ一定値に収東すればよいです . または , 電位 分布の計算結果も保存できるので , 解析空間の境界近 辺が OV に近い値になっていれば問題ないです . ・ [STEP3] 配線の断面構造を入力する 図 3 に本コンバータ起動時の画面を示します . 本コンバータは , [Define geometry] , CCompute LC ー matries] , [Show results] の三つのタブに分か れています . CDefine geometry] タブで , 配線の断面構造を入 力します . 本タブの単位は mm です . 計算結果は , ます . 図 4 に断面構造の設定画面を示します . 誘電体は , 高さと比誘電率を入力します . 導体は , アイコンまた は , CGeometry] ー CDefine electric conductor] の座 標入力を利用することによって設定できます . 導体 2 ソルダ・レジスト ( = 4.0 ) 1. E 第 4.2 0\./& 位 (GND) 解析領域の設定 導体 1 導体の設定 絶縁材 ( = 4.2 ) [ 5. Nx 第 3 N 野 1 表示設定 ( 拡大 . 縮小 . 移動 ) グリッドの 誘電体の設定導体 , 誘電体の削除 ON/OFF 図 4 プリント基板の断面構造を設定したところ ([Define geometry] タブ ) 基板の導体 , 絶縁材の比誘電率 , 形状などを入力する 126 トランタ技術 2016 年 9 月号

GHz 超 A-D/D-A コンバータの標準インターフェース規格 JESD204B L や M といった記号で表される動作設定のパラメータ 慮されているのでしよう . などが 14 個の連続するオクテットに収められています . 受信側 : 受け取った②の動作パラメータを確認する ・リンクの確立が終わってもすぐにデータ伝送が開 もしここで電源投入後に SPI ポートなどで設定した 始されるとは限らない 内部動作を変更する場合は , ILAS フェーズが終了し ILAS の送受信が正常に終了すると , コンバータで た後 , もう一度 CGS フェーズに戻る必要があります . 変換したデータの伝送が可能な状態になりますが , す システムの動作変更のようにコンバータの動作を大き ぐ次のフレームが変換データであるとは限りません . く変更する場合はこの動作が必要になります . 送信側がデータを送れる状態になるまで時間がかかる 通常は設計した通りに内部を設定してコンフィギュ 場合があります . 素子のデータシートで確認してくだ レーションを受け取るので , 必要ありません . さい . 表 1 の中の X で示されたビットは , Don' t Care の 確立後もリンクをモニタリング 意味です . 表 2 に , 14 個の連続するオクテットに収められてい る JESD204B の設定パラメータについて説明します . 田伝送路を逐次チェック サプクラスによっては使わないパラメータもありま す . これらの設定値は , 0 と 1 の組み合わせの 2 進 ・テスト信号をときどき送って送受信がうまくいっ 数で表現されます . 0 から始まるデータだけでなく , ているか試す + 1 された数の意味を持っ数字もあるので慎重に設定 データ伝送中のレーンの状態は , アライメント・キ しください . たとえば 5 ビットの値が 0 ~ 31 ではなく , ャラクタと呼ばれる文字でモニタできます . この文字 1 ~ 32 として設定されます . これらのデータは , は , データ伝送のフレームの中に巧妙に埋め込まれた 8b / 10b 変換されて送信されます . 状態で送られます . データ量を新たに増やすことなく , バージョン ID やサプクラスのコードにはまだ余裕 オーバーヘッドなしでモニタできます . があります . 将来の拡張性やレビジョン・アップが考 アライメント・キャラクタは , フレームの最後のオ 表 2 コンフィギュレーション・レジスタの動作設定パラメータ 記号 意味 [ サプクラス 2 だけ ] D ー A コンバータの LMFC の調整ステップの分解能を設定 ADJCNT Device ( = Lane) 間の ID ナンバ DID Bank ID. DID の拡張用ビット BID [ サプクラス 2 のみ ] 調整する D ー A コンバータの LMFC のディレクションを指定 ADJDIR [ サプクラス 2 のみ ] D ー A コンバータに対する位相アジャストの要求 PHADJ Lane リンクの ID ナンバ LID Scrambling Enable. データ・スランプル有効 . CGS や ILAS の間は , SCR スクランプルは無効 デバイスごとのレーンの数 ( = リンク数 ) L 1 フレームあたりのオクテット数 F マルチフレームーっあたりのフレーム数 K デバイスーっあたりのコンバータ数 M サンプルひとつあたりの制御ビット数 CS デバイスのサプクラスのバージョン SUBCLASS コンバータ素子の分解能 N N' サンプルあたりのピット数 JESD204 のノヾージョン JESDV 1 フレーム・サイクルあたりのコンバータひとつのサンプル数 S High Density Format. ーっのサンプリング・データを複数のレーンに分けて伝送する HD 場合は 1 , それ以外は 0 リンクーっあたりの 1 フレームに含まれる制御ワード CF 全フィールドの m0d256 チェックサム FCHK 予約語フィールド RESI , RES2 トランタ技術 2016 年 9 月号 ビット数 15 ステップ 0 ~ 255 0 = アドバンス , 1 = ディレイ 0 ~ 31 0 = 無効 , 1 = 有効 1 ~ 32 1 ~ 256 1 ~ 32 1 ~ 256 開 0 = Subclass 0 , 3 81 = Subclass 1 , 010 = Subclass 2 1 ~ 32 1 ~ 32 ( 光用 = JESD204A, 81 = JESD204B 0 = Disable, 1 = Enable 0 ~ 32 0 ~ 255 Don't Care 8 1 一【 0 一 1 戸 0 8 一 -0 8 ワ】 こを起動しても LO t.n っ 0 一 -1 8 一 181

GHz 超 A ー D / D ー A コンバータの標準インターフェース規格 JESD204B 始の合図やデータ・フレームなどのタイミングも , 4 ・ 3 種類のサブクラスが用意されている理由 JESD204B には , 動作モードであるサプクラスが すべてこの信号の工ッジを基準にして動作します . 0 , 1 , 2 と 3 種類ありますが , なぜこのようになっ 正常動作だと電源オン後 , 1 度しか使われません . ているのでしようか . サプクラス 1 では SYSREF 信号によりいつでもフ レームの位相を整えることができます . 一方サプク↑ サプクラス 0 は , JESD204 と JESD204A との下位 互換のためにあります . サプクラス 1 と 2 は通常の用 ラス 2 ではフレームやデータのタイミングを整える 途で使用されます . 違いは SYSREF 信号の有無です . チャンスが最初の 1 回しかないので , 信号やクロッ SYSREF 信号は , 内部のフレーム・クロックの クのジッタ限界などのスペックが厳しいです . その・ タイミング合わせに使用します . 実はこの信号 , 使 ため , サプクラス 2 だと 12.5 Gbps で動作させるの : は大変困難です . 現実的にはサプクラス 1 が最高速 ? えるのは 1 回だけではありません . リンク確立後の データ伝送中にも入力できます . 定期的でもランダ 度実現の唯一の方法となっています . ムでも構いません . これにより任意のタイミングで , サプクラス 1 には , 信号が一つ増えるというデメ リットがありますが , タイミング精度実現や高速化・ データ・フレームの頭出しができます . サプクラス 2 では , SYNC ~ 信号の工ッジからす が容易です . そのため扱いやすく , 主流で使われて↓ べてのタイミングが規定されます . アライメント開 く藤森弘己〉ー います . クロック囘路 クロック 1 1 SYSREF, SYNC ~ をキャプチャ すると次の動作に移る 図 C 制御信号とデバイス・クロックの時間関係 デバイス・クロックに対する SYSREF, SYNC ~ のセットアップ / ホールド . 内部のフレーム・クロック ( FMC ) とローカル・マルチフ ? レーム・クロック ( LMFC ) に対するセットアップ / ホールドも規定さー 1 れている ンタ技術 2016 年 9 月号 クロック レーン 1 SYNC& クロック SYSREF レーン 1 SYNC'V デバイス・クロック クロック コンバータ 1 コンバータ 1 ディジタル回路 (FPGA など ) ディジタル回路 (FPGA など ) クロック コンバータ〃 レーン〃 SYNCev 時間の墓準信号を追加 デイタミニスティック・レイテンシ (b) サプクラス 1 レーン〃 SYNCA- コンノヾータ〃 デイタミニスティック・レイテンシの規定はない (a) サプクラス O クロ、ソク デバイス・クロック デバイス・ クロック SYSREF レーン 1 SYNCev コンバータ 1 ディジタル回路 (FPGA など ) な 2 。 ~ : ~ ・ 2 レーン〃 コンバータ〃 SYNCev SYSREF なしでサプクラス 1 と同し機能を実現 デイタミニスティック・レイテンシ (c) サプクラス 2 図 B JESD204B の動作モードと各信号の接続 サブクラス 1 は SYSREF という時間の基準信号が追加されているた め , タイミング精度を上げたり高速化したりすることが容易にできる SYN(> 187

GHz 超 A ー D / D ー A コンバータの標準インターフェース規格 JESD204B コラム 1 実際にレーン上を行き交うデータのかたち 1 ・階層化されたデータ・フォーマット テットの余剰ビットによるオーバーヘッドが生じま オクテット : 送出されるデータの最小単位 す . JESD204B では , レーンと呼ばれる通信路にシリ . アル信号を送出します . 送出されるデータのフォー ・多レーン化 マットは , スピードに関係なく決まっています . A ー D/D ー A コンバータの 1 変換サイクルの間に データの最小単位はオクテットと呼ばれる 8 ビッ レーン 1 本ではデータが送りきれないときは , 複数 1 ト / ワードです . これに対して 8b / 10b 変換を行い , レーンを使って送出します . データの各レーンへの振り分け方法 , フレームの : 10 ビットのキャラクタとしてレーンに送り出します . フレーム 構造 ( オクテット数やサンプル数 ) などの動作設定が : ↓ 分解能が 12 ビットの A ー D コンバータであれば , 必要です . これらは本連載の第 2 回 ( 2016 年 7 月号 ) ーっのサンプリング・データを送るのに少なくとも で解説したパラメータを使って設定します . : 2 個のオクテットが必要です . この場合 , 二つのオ 計算上は可能な設定でも , デバイスの回路構成上 , クテットを連続して送出し , ひとかたまりのデータ 実現できないこともあります . 詳細は各素子のデー として扱います . このように いくつかのオクテッ タシートを確認してください . トを連続したひとかたまりのデータをフレームと呼 ! びます . ・制御コードの挿入 1 フレームの始まりと終わりは , フレーム・クロッ レーンの初期アライメントをとるための ILAS で ークによって区切られます . は , 一連の送出データにマルチフレームの先頭と最 マルチフレーム 後尾を表す制御コード ( / R / と / A / ) が挿入されます . 連続するフレームをいくつか合わせて一つのデー レーンの初期アライメント作業が完了し , コンバー ータのデータが送出され始めると , スクランプルが 1 タのかたまりとして送るとき , このかたまりをマル チフレームと呼びます . マルチフレームの始まりと あるかないかにかかわらす , フレームやマルチフレ ー終わりは , マルチフレーム・クロックによって区切 ームの区切りを表すこれらの制御コードは挿入され 1 られます . ません . く藤森弘己〉ー レーンの初期アライメントをとるための ILAS 1 (lnitial Lane Alignment Sequence) というシーケン スでは , 複数のフレームを連続してマルチフレーム ー伝送しています . 制御ビット / テール・ビット 分解能 12 ビットの A ー D コンバータのデータを送 1 ・るには , 二つのオクテットを使用しますが , トータ ル 16 ビットなので , 図 A のように 4 ビット余ります . このビットは , 制御ビットというデータ , およびテ 1 ール・ビットと呼ばれるデータで埋められます . 制御ビットは , 回路設計により機能が異なるので , 1 : 素子のデータシートの確認が必要です . ーっの例と して , タイムスタンプのマーカとして使用すること ・があります . この機能の詳細は後述します . ↓ テール・ビットは , その名のとおり余ったビット ・データで埋めたものです . データ自身に : をダミ 1 ・意味はありません . このように JESD204B では , 8b / 10b 変換とオク 1 1 ンシスタ技術 2016 年 9 月号 フレーム・ クロック 〃十 1 〃十 2 〃十 3 オクテット 、コンバータ余分な コンバータ \ 下位 4 ビットビット / 上位 8 ビ、ソト —JCOCO オクテット の内容 B サンプリング・ 制御ビット データ テール・ビット 図 A 制御ビットとテール・ビット オクテット内の余分なビットを使って埋め込まれる 185

・微細化により出力トランジスタが低オン抵抗化 / この中で , ①の④が製造プロセスによる影響が大き くなる部分です . 特に , ①の出力トランジスタのオン 大電流時の効率が改善された トレックス・セミコンダクター社の XC9236 と 抵抗による影響はかなり大きくなります ( 図 5 ). XC9261 を比較してみます ( 表 1 ). どちらも低耐圧入力で 500mA 以上の電流が出力で ハイ・サイド・ きる同期整流の降圧 DC ー DC コンバータです . オン抵 。スイ、ソチ ON 抗の項目で値が大きく異なっています . その結果 , 大 電流出力時の効率に差が出ています ( 図 6 ). オン抵抗の値が小さいほどスイッチング時の損失が 小さく抑えられ , 効率がアップに繋がります . 出力電 流がそれほど大きくない DC ー DC コンバータでも , 低 オン抵抗の出力トランジスタを内蔵したほうがスイツ チング時の電力損失が減らせます . 性能と小型化を両立する , つまり同じ面積のまま出 カトランジスタのオン抵抗を下げるには , 微細プロセ スを使用する事が必須になります . XC9236 と XC9261 は同じサイズのパッケージに実 装されていますが , 製造プロセスが異なるので , IC としての性能が全く異なります . なお , 低オン抵抗の出力トランジスタを使っていて も , スイッチング電流が流れ過ぎないように回路的に 制限をかけます . 許容出力電流が小さいのに , 出力ト ランジスタのオン抵抗を低くしすぎた結果過大な電流 が流れて IC が壊れた・・・なんてことはありません . 囘 LDO は小型で大出力電流化 & リプル除去率が LJP ・微細化により出力電流を確保しつつ小型化できる シンプルな電源 IC である LDO も , 微細な CMOS プ ロセスのメリットが生かされています . LDO では DC ー DC コンバータと違って非飽和領域 効率 91 %@400mA 5 闃い / ロー・サイド・ スイッチ ON ん電圧 VLX 一 OV ー、・発振周波数 コイル電流 出力トランジスタのオン抵拡によって電 圧が下がっている . つまり損失がある 図 5 降圧 DC - DC コンバータの実測波形 LX 端子の電圧 x は , 理想的にはレわ電圧と OV のどちらかだが , 電圧 降下がある . 主に出力トランジスタのオン抵抗が原因 表 1 製造プロセスが異なる降圧 DC - DC コンバータの例 サイズはほほ同じだがオン抵抗が小さくなっている XC9261 シリーズ XC9236 シリーズ 項目 入力電圧範囲 2.7 ~ 5.5 V 1.8 ~ 6.0 V 0.8 ~ 3.6V ( 士 20 % ) 出力電圧設定範囲 0.8 ~ 4.0 V 消費電流 15 A 25 A 出力電流 0.6 A 1.5 A ハイサイド・オン抵抗 0.14Qtyp 0.42 Q typ ローサイド・オン抵抗 0.10Qtyp 0.52 Q typ 発振周波数 12 MHz, 3.0 MHz 12 MHz, 3.0 MHz HiSAT ー COT PWM/PFM 制御方式 PWM/PFM 自動切り換え 自動切り換え パッケージ USP ー 6C USP ー 6C 効率 80%@400mA 0 0 ) 8 ( 0 ら ) 乙・ ( 0 っ乙 6 0 0 ) 8 ワー ()O 仄 ) 4 っっ J 冖ま〕 XC9261 ん = 4.2V 3.6V ん = 5 ℃ V 3.7V XC9260 ん = 4.2V 3.6V ん = 5. OV 3.7V XC9235 1 0 1 00 1 0 1 00 Output Current : ん CmA] OUtPUt Current : ん CmA] (b) XC9260A18D / XC9261 AI 8D (a) XC9235A18D / XC9236A18D 数百 mA 以上の出力電流では , 出力トランジスタのオン抵抗の影響が顕著に表れる . この領域での高効率は大電流 DC ー DC コンバータでは重要な特性 . 1 OmA 以下のような 小電流領域では , ゲート容量や制御方法などの影響を受けやすく , ほとんど差はない 図 6 オン抵抗の違うニつの表 1 の DC ー DC コンバータ ( 表 1 ) の効率 オン抵抗の小さい XC9261 シリーズのほうが大電流域で効率が良い 1 000 1 1000 1 ンタ技術 2016 年 9 月号 120

電子工作パワー・アップ・コーナ あなたにもできる / GHz ℃や最新 FPGA ・ でプロ顔負けの超高性能 RF 電子工作 0 円で高速アナログ・モジュール作り / 基板→ LTspice コンバータ LC-CaIc 池田浩昭 Hiroaki lkeda 数百万円の 電磁界ツール △なんか不要 俺のスペシャル・ モジュールたち ぜよ 半導体 IC は , 表面実装の小型パッケージが多く なっているので , 基板もスリムに作れます . 今どき の GHzIC や FPGA は高速なので , デバイス間をプ リント・バターンで接続しただけでは , 信号の跳ね 返り ( 反射 ) などによって波形が乱れ , 電子回路が動 = 。作しない可能性があります ( 図 1 ). USB や LVDS な どのインターフェース基板を作るときは差動パター ンを利用します . 隣接する配線間の信号漏れがない よう間隔をケアしないと , 通信工ラーが発生する可 能性もあります . 本稿では , 基板の信号配線の幅 / 間隔 / 厚み , 絶 縁層の誘電率などを入力すると , プリント・パター ンの等価回路 ( SPICE ) モデルに自動出力してくれる コンバータ LC ー Calc を紹介します . 本コンバータで 出力された電子配線の SPICE モデルは , プロ御用達 の 0 円電子回路シミュレータ LTspice でも利用でき るので , プリント基板の配線バターン・モデルを含、 んだ回路性能をすぐにバーチャル実験できます . プ リント基板の試作や発注前に , LVDS などの Gpbs 超 の信号を正しく伝送するために必要な配線の長さ / 厚み / 間隔などを見つけ , KiCad のような基板 CAD に反映することができます . プロ顔負けの超高性能 RF 電子工作に挑戦してみませんか . く編集部 レシーノヾ IC KiCad のような基板 CAD で プリント・パターンの幅や 間隔などを適切に描いて電 子回路を安定動作させる 反射波の影響でオーバ H レベルのしきい値 ーシュートが発生 . 電 を割っているので , この電圧以上 源電圧を超えるとラッ 正しく動作しない可 で H レベルと チアップする可能性あ 能性あり 認識 絶縁材 (a) IC 間の信号のプリント・パタ ーン H レベルのしきい値 ドライバ IC L レベルのしきい値 時間 [s] 時間 [s] 反射波の影響で この電圧以下で L レベルのしきい値を超 アンダーシュー L レベルと認識えているので , 正しく動 トが発生 作しない可能性あり (b) 信号配線が適切だと反射波がない信号が伝わる (c) 信号配線が適切でないと反射波が重畳された信号が伝わる 図 1 Gpbs の信号を伝送する高速基板はプリント・バターンを慎重に引かないと電子回路が正しく動作しない可能性がある 基板一回路コンバータ LC ー Ca にはプリント基板の信号配線の長さ , 間隔 , 厚みなどを最適化するために利用できる . 本稿では本コンバータの利用方法 を紹介する . 信号配線が最適化されると ( b ) のように反射波がなく信号がうまく伝わる . 信号配線を接続しただけでは , ( c ) ~ ( e ) のように波形が乱れ , 通信工ラーなどが発生する可能性がある 124 トランシスタ技術 2016 年 9 月号

最新技術キャッチアップ 3 次元レータから超高解像度スキャナま で / 次世代無線機や医療器のテクノロジ GHz 超 A-D/D-A コンバータの 標準インターフェース規格 JESD204B 団伝送路をモニタリング / 送受リンク式バーフェクト・データ通信 設定よし / クロック同期よし / テスト信号よし・・・発射 / 藤森弘己 Hiromi FujimorI 初期設定 電源投入後 , 整定時間を経た後 , 動作設定の通信 ポート ( SPI など ) を通して , 内部動作 ( PLL の周波ステップ 1 数や . タイミング・アジャストなど ) 設定のコード を送る 内部クロック信号の同期 クロック発生囘路から , SYSREF 信号を送出し , フレーム・クロックの頭をそろえる ( サプクラス 1 のみ . サプクラス 0 および 2 は次へ ) リンク確立のスタート 受信側より送信側に SYNC ~ の " H " → "L" 遷移を 送出しリンク確立のための作業を始める CGS (Code Group Synchronization) フェーズ 送信側は / K / ( K28.5 ) キャラクタを連続送信する . 受信側で 4 個以上連続して正しく受信された場合 . SYNCev を "H" に戻す 先輩も 知らない 調ーツは新当を 最大 12.5Gbps アナログ 入力 A-D FPGA など 」 ESD204 コンバータ (a) A ー D コンバータの場合 最大 12.5Gbps AESD204B コンバータ (b) D ー A コンバータの場合 図 1 JESD204B は A ー D / D ー A コンバータとディジタル回路間 の超高速シリアル・インターフェース JESD204B は図 1 のように大量のディジタル・デ ータを Gbps レベルで転送する高速インターフェー スです . これらのデータは高速かっ , リアルタイム 性と正確性を持って転送することが求められます . これを実現するには , レーンと呼ばれる通信路の入 霧念な事前チェックが必要です . ILAS (lnitial Lane AIignment Sequence) フェーズ 送信側は動作設定のコンフィギュレーション・デ 今回は , レーン信号の動作設定を行い , リンクを ータを含む 4 個のマルチフレーム・データを送出 確立して , データ伝送を開始するまでの方法を解説 し受信側は正しく受けとれたかチェックする く編集部〉 します . データの送信開始 ・事前にテスト用信号を送受信して通信路の設定や 図 2 JESD204B はデータを送信し始める前に伝送品質に問題が 状態を確認する ないか調べる ステップ 3 がリンクの確立に相当する . サブクラスによってフローが異 JESD204B は , 大量のディジタル・データを Gbps なる 超の高速な伝送速度でやりとりします . JESD204B で 動作を初期化します . その後 , 規格で決められたシー は空中部分のディレイと内部処理ディレイの関係を明 ケンスに沿って , リンクを確立します . 確にしなければならない通信システムやレーダ機器の 本稿ではこのリンクの確立について解説します . ような , 変換タイミングが非常に重要なアプリケーシ ョンで使われることを想定しています . サンプリング JESD204B で電源投入してからデータ伝送を開始する したデータと時刻情報がひもづけられるようになって までの全体のフローを図 2 に示します . いることが求められます . ステップ 1 ( 電源投入直後 ) : 動作設定 JESD204B ではこれを実現するため , 変換データを送 出する前に , テスト用信号を送受信してレーンの設定 ・レーン信号の協調 ( アライメント ) や状態を確認します . これをリンクの確立と呼びます . 制御信号とデバイス・クロックを使って , 回路内部 JESD204B インターフェースを持つ A ー D/D ー A コ ンタ技術 2016 年 9 月号 アナログ 出力 D-A FPGA など ステップ 2 ステップ 3 176