第 2 章 SciIab と FPGA で学んでみる△ DAC 第 1 回 24 △変調のシミュレー 一次△変調器 ション 一次△芝変調器 (MODI ) のプロック図を示します。 MODI は、△変調器の最も基本 図 2.19 に 的な形のため、△変調器の真骨頂であるノイズシェーピングの性能が低く、あまり実用的とは言えませ んが、動作を直感的に理解しやすいため、 この動作を確認しておくことは大切です。 U △ 十 図 2.19 Q 一次△変調器 (MODI) の構成 V MODI は、加算器 ( 減算器 ) 、積分器ニ量子化器 Q 、そして遅延器 D から構成されています。 途中に遅延器 D が入っているおかげで、 MODI の動作は順を追って考えることができます。 1. 初期状態として、入力可 0 ) = 0 、積分器出力 0 ) = 0 、出力 , ( 0 ) = 0 とする 2. 最初のサンプルの処理では、積分器出力 p ( 0 ) および出力 v ( 0 ) が 0 のため、〃 ( 1 ) = 可 1 ) となる 3. 出力む ( 1 ) は 1 ) を量子化したものが出力されるので、結果としてれ ( 1 ) を量子化したものが出力 される。これにより、量子化誤差可 1 ) - 区 1 ) が発生する 4. 続くサンプルの処理では、入力信号から、最初のサンプルで発生した量子化誤差を引いたものが積 分器に入力される 5. この結果、最初のサンプルが量子化誤差により大きめであれば積分器への入力は少し小さく、小さ めであれば少し大きめになる 6. これが繰り返されると、平均的な積分器出力が常に入力に近づくように調整される このような動作のため、周波数の低い ( 変化がゆっくりとした ) 信号ほど、入出力の差が小さくなるこ とが直感的に理解できます。 続いてこれを、数式で確認してみます。量子化誤差を数式として表現するのは難しいため、量子化に よって量子化誤差ルが発生しているとみなして図 2.19 を書き換えたものが図 2.20 になります。 62

2.2 一般的な DAC の構成と諸特性 DAC を動作させるクロックのゆらぎである、ジッタの影響を受けやすいという課題があります。 ・ンツタの影響 PWM 方式では出力が lbit のため、素子ばらっきによる影響は発生しません。一方、 の役割です。図 2.5 に△変調器を採用した DAC のプロック構成を示します。このうち DAC と記載し これに対し、量子化誤差をうまく信号帯域外に追いやりながら量子化ビット数を下げるのが△芝変調器 ようものなら、そこでの量子化誤差が増えてしまい、システム全体での性能が低下してしまいます。 約は多少緩和されます。一方、単純に量子化ビット数を下げようと、入力データの下位ビットを切り捨て じるものでした。つまり、必要とされる量子化ビット数が小さければ、素子ばらっきやジッタに対する制 先に述べた各 DAC の課題は、求める分解能、すなわち量子化ビット数を大きくしようと思えばこそ生 るものだからです。 していません。これは、△ DAC という表現が、先に述べた DAC の変換方式とは、抽象度として異な こまでで、 DAC の方式について述べてきましたが、本稿でテーマとしている△ DAC がまだ登場 △ DAC とは のスイッチングを行う必要があります。このため、クロックのジッタに対してはよりシビアになります。 PWM 方式の DAC で 4bit の精度を実現しようとすると、 24 = 16 倍の速度で内部回路を動作させ、出力 化してしまう可能性のあるジッタは大敵です。ジッタの影響は他の方式の DAC にもありますが、例えば PWM 方式において、出力電圧を決定するのは H 出力をしている時間の幅です。このため、これが変 ている部分は、 こまでで述べたどの DAC でも使用することが可能です。 〇△変調を使用せず高分解能の DAC を使用した場合 /24bit 48kHz 〇△変調を使用せず量子化ビット数を落とした場合 アナログ的に性能を出すことが困難 24bit DAC LPF アナログ的に性能を出しやすい 48kHz /24bit 48kHz 下位 bit / 低 bit 低 bit 切リ捨て DAC ここで歪を作ってしまう LPF 〇△変調を使用して量子化ビット数を落とした場合 アナログ的に性能を出しやすい 3MHz 3MHz 48kHz / 24b it オーバー /24bit △ / 低 bit 低 bit サンプリング LPF 24kHz カットオフ アナログ的に 性能が出づらい 歪んでしまう 低 bit DAC によリ カットオフ 24kHz 十分な性能 必要な帯域内では カットオフ 24kHz 変調器 帯域を広げる △ E 変調のために DAC 歪成分を必要帯域外に 追いやリながら低 bit 化 図 2.5 △変調器を採用した DAC のプロック構成 方式では出力を 1 と一 1 ( 0 ) の二値に絞ることで、 DAC としての原理的な非線形性をなくしています * 1 。 これを突き詰めて、 DAC の分解能を lbit まで減らしたものが、 1bitDAC と言われるものです。この * 1 実際には出力を 2 値に絞ったとしても、 は存在します トランジスタがオンする際の過渡波形や電源のノイズなど、アナログ的な非線形性 35

2.2 一般的な DAC の構成と諸特性 列に R の抵抗を接続することを繰り返し、末尾を 2R の抵抗で終端する形となっています。この時、各 分岐点から下流側を見ると、各分岐先とも 2R の合成抵抗となっているので、基準電流寿 ef = ef / は 分岐点を通る毎に半分になっていきます。 よって、入力されるバイナリコード ( 2 進数 ) に応じて、各 2R の終端を直接 GND に接続するか、低イ ンピーダンスな出力端子に接続するかを選択することで、出力端子にスイッチの状態に応じた電流 lout を出力することができます。 実際には、低インピーダンスな出力端子として、オペアンプを用いた I / V 変換回路を接続することで、 るのがカレントセグメント方式です。 カレントセグメント方式 理想的な変換を行うことができます。 ました。一方で、基準電流源を複数用意し、これをスイッチで ON / OFF することで電流出力を変化させ 先に挙げた R ー 2R 方式の DAC では、基準電圧源を抵抗で分圧していくことにより、出力電流を得てい コードが人力され、後者の場合は温度計コードが使用されます ( 表 2.1 ) 。 電流源を並べる方法 ( 図 2.3 ) の 2 通りがあります。前者の場合は入力デジタルデータとしてバイナリ 用意する電流源は、対応するビットごとに出力電流に重みをつける方法 ( 図 2.2 ) と、同じ出力電流の れる方式です。 ディスクリート回路で均一な電流源を複数作ることは容易ではないため、主に DAC デバイスで使用さ ↓ レ 2 ↓ l/4 I/8 / 1 6 ー out 図 2.2 図 2.3 重み付き 4bit カレントセグメント DAC の構成 レ 16 ↓ V16 V16 ↓ レ 16 lout 重み無し 4bit カレントセグメント DAC の構成 温度計コードは、 1 の数で数値を表現する方法で、隣同士の整数値に対してビットの変化が 1 だけのた め、これを使用することでデータ変化時の出力グリッチを小さくすることが可能です。 PWM 方式 PWM 方式は、一定周波数 ( キャリア周波数 ) の矩形波のデューティを変化させ、 化することで、出力電圧を変化させる方式です。 33 これを LPF で平滑

1 .2 実験回路の製作 ②のスイッチは、 USB が接続されているときは LDO の出力を、 USB が接続されていないときは出力 コンバータの出力を選択する役割があります。この回路をディスクリートで組むと大変なので、専用 IC (POWER MUX) の TPS2113 (Texas lnstruments) を利用しました。この IC には、 2 つの入力 (INI, IN2) があり、図 1.17 のように SENSE ピンの電圧と、 2 つの人力 (INI, IN2) の電圧の関係に応じて 自動的に選択されます。その他 TPS2113 には、出力シャットダウン機能、電流リミット機能、ステータ ス出力機能が備わっていますので、それぞれの機能を試せるように回路を組んでいます。 TRUTH TABLE VIIN2 >VIINI STAT No Yes OUT 爪 2 Hi-Z VSNS > 0.8V Yes No No EN Hi-Z TPS2113 の真理値表 図 1 . 1 7 基板に ついて 75mm ( 202 ・第を一 EDLC 花電び・ . キ - ま OUTPUT ( 20J ・を , 80AR0 に 2 STAT ”、 ~ にま 01 一 : を第を " ( 105 朝レ ( 0 え 02 : ( 201 十 EDLC ( き岩ま Enable SW OUTPUT INPUT USB micro—B Power MultipIexer LD 0 WWOG 立ロ Output EDLC Charge Circuit EDLC EDLC の 12.5mm Terminal 今回の実験回路の基板を図 1.18 に示します。表面実装部品を多用することで、 100mm x 75mm の両 面基板に収めることができました。全ての部品を表面 ( 部品面 ) に配置したため、裏面 ( 半田面 ) に部品 は存在しません。 今回の基板で注意すべきポイントは、スイッチングコンバータ周辺のパターンと、シャント抵抗のパ ターンが挙げられます。 スイッチングコンバータ周辺 今回の実験回路では、 EDLC の充電回路と出力コンバータでスイッチングコンバータを使用していま す。スイッチングコンバータは、大きな電流を高い周波数でスイッチングしているため、部品配置やパ 23

第 2 章 SciIab と FPGA で学んでみる△ DAC 第 1 回 符号なし整数バイナリコード温度計コード 表 2.1 3bit のバイナリコードと温度計コード 7 6 5 4 3 2 1 0 111 110 101 100 011 010 001 000 1111111 0111111 0011111 0001111 0000111 0000011 0000001 0000000 出力波形はキャリア周波数と同じ周波数ののこぎり波または三角波と、入力データをコンパレータで比 較することで簡単に生成することができます ( 図 2.4 ) 。図 2.4 を見ると、入力データの値が大きくなる と、出力 PWM のデューティが大きくなっていることが分かります。 最近ではマイコンに PWM 生成モジュールが内蔵されていることも珍しく無いため、 こちらもしばし ば自作で使われる方式です。 入力データ 比較用のこぎり波 出力 PWM 図 2.4 PWM 方式 DAC の構成 PWM は出力が H / L の lbit であるため一見難しそうですが、出力電圧はデューティすなわちキャリ ア周期の中で H 出力の幅が何段階あるかで決まるため、キャリア周波数をサンプリングレートとするマ ルチビット DAC のように考えることができます。 一般的な DAC の課題 こまででいくつかの DAC の方式を紹介してきましたが、どの DAC も分解能を上げるために つかの課題があります。 いく ・素子ばらっきの影響 DAC の分解能を上げるためにまず課題となるのが、素子間のばらっきです。 例えば R ー 2R 方式の DAC は、各抵抗の値が全て同じであることを前提に出力電流が設計通りに出力さ れるようになっています。また、カレントセグメント方式の DAC も同じく、各電流源の出力電流が設計 通りになっていることが前提になっており、この前提が崩れると出力値に誤差が発生し、出力波形に歪が 発生することになります。 高分解能な DAC では、半導体内の素子のばらっきを抑えるため、製造工程の中でレーザーを使って素 子の調整を行うレーザートリミングと呼ばれる技術を使用することもありますが、この工程のためコスト が大幅に上がる要因となってしまいますは司。 34

第 1 章電気ニ重層キャパシタの使い方 出力コンバータの設計 EDLC はコンデンサのため、放電によって大きく電圧が低下します。 EDLC に蓄えられたエネルギー を最後まで搾り取るためには、より低い電圧まで動作し続ける出力コンバータが必要となります。 今回採用した TPS61200 (Texas lnstruments) は、 0.3V まで動作する昇圧コンバータなので、 EDLC の出力コンバータにびったりです。 インダクタの選択 データシートで推奨されている 2.2 ″ H に従います。インダクタのピーク電流ん ( , …、 ) は、データシー トの式 4 を用いて計算します。 ( ここで、 VIN : 入力電圧、 VOUT : 出力電圧、 IOUT : 出力電流、 fs : ス イッチング周波数 * 6 、カ : インダクタンス ) VOUT ・ IOUT VIN ・ (VOUT ー VIN) IL(max) 2 ・ VOUT ・ fs ・カ 0.8 ・ VIN 出力コンバータの場合、第 1 項 ( 定常電流の項 ) と第 2 項 ( リプル電流の項 ) が、異なる VIN の値で最 大となるため、式全体の最大値は簡単には求まりません。求める方法はいくつか考えられますが、今回は それぞれの項の最大値を単に足し合わせてん ( …、 ) の最大値としました。 ( よって、実際の最大値より大 きな値となります ) それぞれの項の最大値を計算すると、 1.375A ( VIN = 0.3V ) , 0.15A ( VIN = 1.65V ) となるので、 IL(max) の最大値は 1.525A とします。以上より、定格電流が 1.525A 以上のインダクタが 必要となります。今回は、充電回路のインダクタと同じパッケージの VLCF5020T ー 2R2N2R6 ー 3 (TDK) を採用しました。 入力・出力コンデンサの選択 データシートより、入力コンデンサ CIN は 4.7 ″ F 以上、出力コンデンサ COUT は下の式から 11 ″ F 以上が求められています。この要求を満たすために、 10 ″ F のセラミックコンデンサ ( 充電回路と同じ EMK107BBJ106MA) を、入力には 1 つ、出力には 2 つ接続しました。 VOUT = 0.5 x = 180kQ を選択し、 VOUT = 3.28V に設定しています。 COUT ~ 5 x ん = 11 ・ 10 出力電圧の設定 出力電圧 VOUT は、 LDO 周辺の設計 201 = IMQ , 202 月 201 , 202 を用い、次の式で設定します。 月 201 USB に電源が供給されている状態では、 VBUS から直接ターゲット回路へ電源を供給するため、 VBUS の 5V から 3.3V へ降圧する必要があります。 VBUS の供給電流に余裕があるので、 こでは LDO ( リ ニアレギュレータ ) を使用することにします。 20

第 2 章 SciIab と FPGA で学んでみる△ DAC 第 1 回 input output 08 06 04 02 epnl!lduuv ー 02 ー 04 ー 0.6 ー 0.8 07 06 0.5 Time [ms] 04 0.3 02 09 0.8 図 2.28 4bitDAC を使用し一次△変調を行った出力時間波形 図 2.27 を見ると、 1bitDAC に対する MODI の出力は、入力信号が大きい部分では 1 が出現する割合 が多く、小さい部分では一 1 が出現する割合が多くなるように出力が変化していることが分かり、これが △変調器出力がパルス密度変調 (Pulse Density Modulation ; PDM) とも呼ばれる所以です。 また、図 2.28 に示す 4bitDAC に対する ODI の出力では、出力として選択されるステップが増加し ていますが、各量子化ステップにおいて、入力信号が大きくなると上側の量子化ステップの割合が大き く、小さい部分では下側の量子化ステップの割合が大きくなっていることが分かります。 実際の DAC デバイスでは、様々なサンプリングレートの信号が入力される可能性がありますので、入 力されたデータのサンプリングレートを、インターポレーション ( 補間 ) 処理によって、△芝変調器の動 作周波数まで引き上げることが行われます。 ニ次△変調器 先程までで、 MOD 1 の特性について見てきましたが、 MODI ではサンプリングレートを 64 倍にして も CD と同じ 16bit の THD+N ( ー 98. IdB ) に届いておらず、オーディオ用 DAC として使用するには性 能が足りていません。そこで、さらにノイズシェーピングの効果を上げた、二次△変調器 (MOD2) に ついても見てみましよう。 のに相当するゲインのとり方により MOD2 のプロック図は、図 2.29 のようになります。図のの、 様々な特性を考えることができますが、 こでは明 ー 2 の場合を考えます。 70

ハニング窓をかけた上で FFT を行うスクリプトはリスト 1.3 の様になります。 リスト 1.3 : fft test win. sce 1 : 2 : 3 : 4 : 5 : 6 : 7 : 8 : 9 : 10 : 11 : 12 : 13 : 14 : 15 : 16 : 17 : 18 : 20 : 21 : 22 : 23 : 24 : 25 : "fontsize' x1abe1("Frequency [Hz] ” bar(faxis , in-fft—abs2(1 : size(faxis, bar(faxis , in—fft—abs(l : size(faxis , 19 : clf(); faxis f s * ( 0 : ( len / 2 ) ) / len ; = in—fft-abs2(1) / 2 ; in—fft—abs2(1) in-fft-abs2 = abs(fft (in-vin2) )/(sum(win)/2) ; in—fft—abs(l) / 2 ; in—fft—abs(l) in-fft-abs = abs(fft (in-win))/(sum(win)/2) ; in_vin2 = in2 . * Win ; in_win = in . * Win; win = windov( 'hn' , len) ; in2 = sin ( 2 * %pi * f2 * ( [ 0 : 1 : len ー 1 ] / (s) ) ; in = sin ( 2 * %pi * f * ( [ 0 : 1 : len ー 1 ] / (s) ) ; len = 128 ; f2 = 3500 ; f = 3000 ; fs = 48000 ; / / 3kHz / / 3 .5kHz ylabel ( "Amp1itude Spectra1 Density [FS/NBW] ” "fontsize" legend( '3kHz hanning ' 3.5kHz a れ 1 Ⅱ g ' ) ; set(gca() , 'auto—ticks ' , 'on') ; 85 換した電力スペクトル密度 (power Spectral Density) をデシベル表記で使っています。 に、どの程度の範囲の信号を含むかを表した値です。第 2 章の計算では、これを更に 2 乗して電力に変 という表記に変更しています。 , こで単位についている NBW は、窓関数が周囲のスペクトルを均す際 で、このためグラフの縦軸も単純な振幅ではなく、振幅スペクトル密度 (AmpIitude SpectraI Density) Bin に出力が出てしまっています。これは窓関数がスペクトルを周囲と均す様な効果を持っているため また、窓関数をかけたあとでは、本来 1 つの B ⅲにのみ出力が現れるはずの 3kHz に関しても、周辺の から w ⅲ / 2 に変更して補正をかけています。 ままでは得られる振幅が本来の信号よりも小さくなってしまうため、スケーリングを行う係数を le れ / 2 は異なるスケーリングを行う必要があります。ピークの振幅に関しては、窓関数を畳み込むことで、その 窓関数をかけると、出力されるスペクトラムの振幅も、 Bin の広がりも変わってしまうため、今までと いるのが分かります。 これを実行すると、図 A. 7 のようになり、 3.5kHz の信号が余計に広がってしまう Bin が少なくなって に収束する波形となります。あとは、リスト 1.2 と同様に FFT を実行すれば OK です。 10 、 11 行目では、入力信号に対して、窓関数を畳み込んでいます。これで入力信号は区間の両端で 0 ます。また、窓の長さは FFT の点数と合わせます。 'hm' でハミング窓など、幾つかの窓関数を選択することができ し、 're' で矩形窓、 'hn' でハニング窓、 9 行目の "window(type, le Ⅱ ) " コマンドで、ハニング窓を生成しています。 type は窓関数の種類を表

1 .1 電気ニ重層キャパシタとは 電気的特性 電解コンデンサ EDLC リチウムイわ電池 エネルギー密度 [J/kg] 図 1 .2 蓄電デバイスのエネルギー密度と出力密度の関係 電解コンデンサ リチウムイオン電池 100 ~ 150 200 ~ 600 10 ~ 100 EDLC ~ 2000 ~ 2000 0.1 10 万回以上 -20 ~ 70 ℃ 極性・上限 エネルギー密度卩 /kg] 出力密度 [W/kg] 入力密度 [W/kg] 特性時定数 充放電回数 [ 回 ] 使用温度の例 電圧の制限 0.01 ~ 10 万回以上 -40 ~ 105 ℃ 極性・上限 500 ~ 1000 -20 ~ 50 ℃ ( 水点下で使用できないものが多い ) 極性・下限・上限 放電特性 ( 定電流負荷 ) 図 1.3 蓄電デバイスの比較 ( J 日の資料 [ 7 ] より引用・加工 ) EDLC の電気的特性を、同じ蓄電デバイスであるリチウムイオン電池および電解コンデンサと比較し ながら説明します。 ものすごく雑な説明をすると、 EDLC はリチウムイオン電池と電解コンデンサの中間の特性を持って いると言えます。図 1.2 は、 3 種のデバイスのエネルギー密度 ( 単位質量あたりの蓄電電力量 ) と出力密 度 ( 単位質量あたりの瞬間的に出力できる電力量 ) の関係を示したものです。リチウムイオン電池はエネ ルギー密度に、電解コンデンサは出力密度に特化したデバイスと言え、 EDLC はその間を埋める特性を 持っています。そこそこのエネルギーを瞬間的に充放電することが要求される自動車の回生プレーキシ ステムに、 EDLC が採用される理由はここにあります。 前項でもお伝えしましたが、 EDLC の充放電は化学反応を伴わないため、リチウムイオン電池と比べ て遙かに多くの回数を充放電することができます。また、使用温度範囲もリチウムイオン電池に比べて広 7

第 2 章 SciIab と FPGA で学んでみる△ DAC 第 1 回 input output ー 20 -40 一 M8N あ」 8 三 le 」 pedS EM0d -160 ー 180 ー 200 10 10 10 10 Frequency [Hz] 図 2.34 4bitDAC を使用しニ次△変調を行った出力スペクトル ( 入力振幅 0.5 ) ln—rms 0 .3092169 0 .0000043 ー 97.063814 err_rms thdn この結果を見ると、 1bitDAC を使用した場合の THD 十 N は一次△変調を用いた時および、入力が 大きい時のどちらと比べても、良い値となっていることが分かります。実際に DAC を設計する際には、 このような入力振幅による DAC 特性の悪化を防ぐため、入力振幅を制限することも行われます。なお、 4bitDAC を使用した場合については、信号振幅が小さくなった分、先程よりも THD 十 N の悪化が見られ ます。 MOD2 に関しても理論値を確認すると、サンプリングレートを倍にした場合、 THD 十 N が一 15dB にな るとされています。その為、 26 = 64 倍のオーバーサンプリングを行っている今回の場合、約 90dB の 改善が行えるはずで、これを式 [ 2 囘の値と組み合わせると、 1bitDAC の場合で約一 92dB 、 4bitDAC の 場合で約一 115dB 程度の値が見込まれます。こちらも、 MODI 同様に今回のシミュレーションによる値 は理論値に足りていないことが分かりますが、やはり△が大きいためと考えられます。 このように、理論値とシミュレーションによる値を絶対値として一致させるのは難しいものの、傾向と して MODI よりも MOD2 の方が、 1bitDAC よりも 4bitDAC の方が THD 十 N が低減できることは確 認できました。 最後に、オーバーサンプリングされた MOD2 の出力を、時間軸でも確認してみましよう。 76