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検索対象: VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう
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1. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

ノ 66 第 7 章 RTL 記述の注意点と高度な文法 ス 8 コンフィグレーション文 コンフィグレーション文には , 階層間の接続関係や , 工ンティティとアーキテクチャの 結合関係を記述します . コンフィグレーション文は省略が可能なので , 3.4 節で紹介した ように , 通常は最上位の階層のみに指定します . リスト 3.6 に示したコンフィグレーシ ョン文は , アーキテクチャの指定のみで下位階層との接続関係は省略されています . リス ト 7.1 4 は下位階層との接続関係を記述したものです . この記述のことをエンティティ・ べースのコンフィグレーション記述といいます . もし , 下位階層℃ OUNT4 刊 N ' ' にコンフィグレーション記述が存在する場合はそのコン フィグレーション文を参照するように記述することもできます . このような記述をコンフ ィグレーション・べースのコンフィグレーション文といいます ( リスト 7.1 5 ). コンフィグレーション文で , コンポーネント宣言とエンティティ旦高 ーを結合させる場合 , そのエンティティ名やポート名が異なっていてもかまいません . リスト 7.16 の①では , コンポーネント名 "AD D8" と "ADD CLA8" を結合させていま す . ③では , コンポーネント宣言でのポート名 " 工 NI ' ' , " IN2 " をエンティティのポート名 ' ' A ' , くリスト 7.1 4 > 工ンティティ・べースのコンフィグレーション文 fo 「 : CO し 4EN use ent i ty wo 「 k. C01NT4EN(RTL) ; fo 「 SIMI conf igurat ion CFG TEST 0f TEST CO し 4EN is end fo 「 ; end fo 「 , end CFG TEST ; くリスト 7.1 5 〉コンフィグレーション・べースのコンフィグレー conf i gu rat i CFG TEST 0f TEST COUNT4EN i s fo 「 SIMI end CFG TEST , end fo 「 , end fo 「 , fo 「 : CO し 4EN use conf igurat ion work. CFG COlNT4EN, ション : 文 .

2. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

/ 4 第 3 章カウンタの記述とシミュレー ・コンフィグレーション文 ンヨン ⑧はコンフィグレーション文 ( 7.8 節参照 ) と呼はれる記述です . VHDL では , ーっのエンティティ ( インターフェース部 ) に対して複数のアーキテクチ ャ文を持たせることができます . そして , どのアーキテクチャを選択するかをコンフィグ レーション文で指定します . この場合 , "SIMI" というアーキテクチャ名を記述していますが , 新たに別のシミュレ ーション・データを "SIM2" というアーキテクチャに記述した場合は⑨を "SIM2" に変更 します . コンフィグレーション文は , このほかに階層間の結合 , すなわち工ンティティ同士の結 合 , またはコンフィグレーションの結合を指定します . 最上位階層ではコンフィグレーシ ョン文を必す指定しなけれはなりません . シミュレーションをする場合にのみ最上位階層 で必要になると考えてください . この記述では , あまり複雑な設定をせす , アーキテクチ RTL 記述には一定の決まりがあり , ・シミュレーション記述の注意点 本来はアーキテクチャの指定の中に ャの指定のみを行っています . それに沿って記述しないと回路の生成ができませ を指定するのですが , 省略が可能です . 何も指定しない場合は自動的に結合されます . さらに下位階層 ( この場合℃ OUNT4EN つの結合 ます . 各入力信号がクロック・エッジと同しタイミングにならないように注意してくださ 変更を加えると動作しなくなるといった具合に , その時々によって結果が異なってしまい このような場合 , シミュレーションをしてみると , あるときは先に動作するが , 記述に わからなくなります . "INIT_RESET", "EN" が "CLK" よりも先に変化しているのか後に変化しているのか , ミングで変化させると , "COUNT4EN" ェンティティ内のプロセス文が実行されるとき , して 1 / 3 だけ周期をすらしています . もし , これをクロックの立ち上がりエッジと同タイ せん . リスト 3.6 では N 工 T ー RESET "EN" ともクロックの立ち上がりエッジに対 ただし , シミュレーション記述では唯一 , 時間に対しての注意をはらわなければなりま ンを作成することができます . をしていてもかまいません . if 文や fo に 10 叩文 , while ー 10 叩文を利用して複雑なパター ん . それに対してシミュレーション記述は , VHDL の文法に合致していればどんな記述

3. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

92 第 4 章データ・タイプとパッケージ キテクチャ宣日 , コンフィグレーション宣言を格納します . ライプラリは , UNIX や MS-DOS のディレクトリに相当し , タを格納していきます . VHDL では記述の先頭に library ライプラリ名 ; その中にデザイン・デー と記述することによって格納されているデータを呼び出すことが可能になります . DARD ' と呼ばれるパッケージが含まれていますが , 標準仕様なので ' STANDARD " を呼 左上の ' STD ' は VHDL の標準仕様のライプラリです . このライプラリには "STAN はありません . ないと自動的にこのライプラリに格納されます . "WORK" はライプラリ宣言を行う必要 リは現在作業中のディレクトリを表わします . ューザが記述した VHDL は , 何も設定し 図 4.3 がおもなライプラリです . 中央部に書かれている ' WORK ' と呼ばれるライプラ 範囲はその宣言のみとなります . コンフィグレーション宣言の前に書かれた library の可視 また , アーキテクチャ宣言 , "use" によるパッケージ呼び出しをやり直す必要があります ( リスト 4.6 ). までです . ーっのファイルに二つ以上のエンティティ宣言がある場合には , library 宣 コンフィグレーション亘言 つのエンティティ宣言と , それに属するアーキテクチャ宣言 , 工ンティティ宣言の前に記述された library 宣言の可視範囲 ( 適用される範囲 ) は , くリスト 4.6 > ライプラリの可視範囲 library I 刊刊刊 ; configuration CFG ー刊 00 Of f00 is end RTL; architecture RTL Of f00 is end f00 ; entity f00 is use I 刊刊刊 . std ー 10g1C ー 1164. a Ⅱ ; end C G ー 00 ; library I 刊刊刊 ; entity BAR is use I 刊刊刊 . std -10g1C ー 1164. a Ⅱ ; こまて有効 entity f00 is end f00 ; library I 刊刊刊 ; use I 刊刊刊 . std ー 10g1C ー 1164. a Ⅱ ; end RTL ; architectlure RTL Of f00 is こまて有効 end C 刊 G ー 00 ; configuration DFG ー 00 Of f00 is

4. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

ノ付録 A 文法一覧 ・ component 宣言 侖理合成 機能 第 1 章 1.4 節可能 : component コンポー ネント名 [ ジェネリック文 ] [ ポート文 ] end component ー 部 0 部 宣 部 な ヒヒ ム月 可 宣 ・ component_instance 文 機能 論理合成 第 1 章 1.4 節可能 文法 : ラベル名 : コンポーネント名 [ generic map 文 ] [ port map 文 使用可能な場所 : architecture 本体 , block 本体 , generate 文 ・ configuration 亘言 機能 論理合成 第 7 章 7.8 節不可 (architecture 選択のみ可 ) 文法 : 00 れ f 土 g て at 土 0 れコンフィグレーション名 of 工ンティティ名 土 5 ー attribute 定義 } block conf 土 gu て a セ土 0 れ文 end [ コンフィグレーション名 ] ・ configuration 定義 機能 論理合成 第 7 章 7.8 節無視される 文法 : for インスタンス・リスト use 結合指示子一 コンポーネント名 使用可能な場所 : architecture 宣言部 , block 宣言口に

5. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

7 . 5 T E X T I O 7 . 6 アトリビュート・ ・ユーザ定義アトリビュート・ 7 . 7 7 . 8 リゾープ・タイプ・・ コンフィグレーション文 付録 A 文法一覧 付録 B 定義済みアトリビュート一覧・・ 付録 C ・ std ・ std ・ std V H D L パッケージ・ファイル・ ー logic ー 1164 ー logic ー arith ・ ー logic - unsigned 特別付録 VH D L 用語対訳集 参考文献 索引 ・・・ 161 ・・・ 162 ・・・ 162 ・・・ 164 ・・・ 166 ・・・ 170 ・・ 185 ・・・ 188 ・・・ 188 ・・・ 218 ・・・ 223 ・・・ 226 ・・・ 234 ・・・ 235

6. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

768 第 7 章 RTL 記述の注意点と高度な文法 ' B ' に結合させています . コンフィグレーション文でのゆ or と ' generic ' の結合指定は , ポート名 , ジェネリック名が異なる場合の結合のみではなく , 実際の信号に対しても結合 させることができます . ②では , ' Tpd ご 10ns ' という値を結合させています . 工ンティティ・べースのコンフィグレーション文は , ーっ下の階層だけではなく , その デサインすべての接続関係を記述することもできます . リスト 7.17 は , 2 階層下の接続 関係まで記述した例です . ①の "ALL" は , すべてのインスタンスに対しての設定になります . ②では , インスタ ンス "UIO" の "E XOR" だけ別のライプラリのセルを使用するように指定しています . ③ の "others" は残りの ' EXOR ' のセルすべての指定になります . このようにコンフィグレ ーション文では , 工ンティテイやアーキテクチャの記述をいっさい変更することなく , 実 際に使用するコンポーネントを自由に変更することが可能です . くリスト 7.17 > 2 階層下の接続関係まで記述した例 lib 「 ary class, conf i gurat i CFG TEST 研 TEST COlJNT4EN i s fo 「 SIMI fo 「 : COUNT4EN use ent i ty wo 「 k. COUNT4EN(SYN) ; end fo 「 ; end fo 「 , end fo 「 ; fo 「 ALL: end fo 「 , end fo 「 ; fo 「 SYN fö「ÅLL: 92 use ①すべてのインスタンス指定 entity class. 92 ( 阿明 ) ; インスタンス指定 fo 「 U10 : EXOR use ent i ty 和「 k. EXOR(FAST) ; ③残りすべての指定 for others : EXOR use ent i ty class. ; ent i ty class. Ⅳ ( ) ; ent i ty class. FD2 ( 阿 ) ; Ⅳ fo 「 ALL: FD2 end CFG_TEST : end fo 「 ; end fo 「 : end fo 「 ; use use

7. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

2.5 for ー 100P 文の記述 2.6 3 ステート・バッフアの記述 2.7 順序回路の記述・ ・フリップフロップを生成させる記述 ・強制リセットの記述 ・・・ 50 ・・・ 52 一 .0 戸 0 戸 0 第 3 章カウンタの記述とシミ ション・ ュレ 3.1 同期式カウンタ・ ・同期式カウンタの記述方法 ・ O U T ポートへの再代入 ・イネープル信号付き 12 進力ウンタ・ 3.2 アップ / ダウン・カウンタ・ 3.3 その他のカウンタ・ ・リプル・カウンタ ( 非同期式カウンタ ) ・・ ・ジョンソン・カウンタ 3.4 シミュレーションの記述 ・プロセス文による記述 ・ wait 文・・ コンフィグレーション文 ・シミュレーション記述の注意点 ・・・ 59 9 ワ 3 ワ 3 ・・・ 64 c..D 8 C.D 、 6 0- 0- ワ 3 4 ・ 4 3.5 60 進力ウンタ・ ・ B C D カウンタ ・ after によるシミュレーション記述・・・・・

8. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

23 / オプジェクト名・ オーバロード 可視範囲・ ・・・ 92 ガード信号定義 ・・・ 175 ガード付き信号 ・・・ 184 関係演算子 ・・・ 26 , 41 , 42 , 44 慣性遅延 ・・・ 104 完全タイプ宣言 ・・・ 181 ・・・ 22 , 44 クラス ・・・ 171 繰り返し規定 ・・・ 75 , 151 , 153 ・・・ 177 結合指示子 ・・・ 174 構造化記述・ ・・・ 24 コメント文・ ・・・ 101 ・・・ 35 コンフィグレー ・・・ 51 , 82 ション ・・・ 17 , 74 , 92 , 166 , 174 コンポーネント・インスタンス文・・・・・・ 24 , 25 , 37 , 174 ・・・ 21 , 42 , 44 , 82 コンポーネント・コンフィグレーション文・・・ 173 ・・・ 41 , 42 , 44 コンポーネン ト ( 宣 ・・・ 45 ・・・ 24 , 25 , 70 , 168 , 173 , 174 ・・・ 42 , 44 ・・・ 42 , 44 再帰呼び出し ・・・ 42 , 44 ・・ 111 サプタイプ・ ・・・ 42 , 44 ・・・ 91 , 95 , 171 サプタイプ指示子 ・・・ 28 , 44 ・・・ 170 , 176 , 178 , 180 , 183 サププログラム・ ・・・ 31 , 44 , 59 , 64 , 122 ・・・ 52 , 111 , 119 , 180 サププログラム本体・・ ・・・ 31 , 44 , 59 , 64 ・・・ 112 , 181 算術演算子 ・・・ 31 , 44 ・・・ 26 , 31 , 64 ジェネレート・ ・・・ 159 , 176 ・・・ 44 ジェネリック ・・・ 44 ・・・ 18 , 24 , 103 , 124 , 136 , 168 , 174 , 176 ジェネリック・マップ文 ・・・ 34 ・・ 177 ・・・ 34 時間式・・ ・・・ 183 , 184 実体・ ・・・ 177 , 179 , 183 識別子 ・・・ 171 シミュレー ン ・・・ 56 , 59 , 70 , 74 , 79 , 98 , 137 , 148 , 151 ンヨ 集合体・・ ・・・ 28 , 30 初期値・・ ・・・ 26 , 81 , 104 , 178 , 180 , 183 順次処理文・・ ・・・ 17 , 21 , 74 , 92 , 166 , 170 ・・・ 37 , 40 , 46 , 111 , 173 , 177 , 179 , 181 条件 ・・・ 182 ・・・ 158 , 171 , 177 , 183 , 184 条件式 ・・・ 105 , 171 ・・・ 173 条件付き信号代入文 ・・・ 99 , 115 , 119 , 128 , 162 , 171 , 172 , 185 ・・・ 184 ・・・ 25 状態遷移図・ ・・・ 141 , 143 , 147 イ言 - 号「置高 ・・・ 62 ・・・ 21 , 51 , 81 , 119 , 180 信号代入文・・ ・・・ 173 , 174 ・・・ 21 , 37 , 82 , 184 信号・・ ・・・ 179 ・・・ 128 , 155 信号名・・ ・・・ 170 ・・・ 180 , 183 スカラ・タイプ定義 ・・ 17 , 18 , 21 , 70 , 74 , 92 , 166 , 170 , 174 , 175 ・・・ 181 整数型 ・・・ 22 , 44 ・・・ 33 整数タイプ定義 ・・・ 182 ・・・ 122 WARNING ・ when when 文・ while-loop 文・ with WORK ・・ write writeline xor ' X ' の伝播・ 数字・記号 2 次元配列・ ・・・ 105 ・・・ 46 , 158 , 173 , 184 ・・・ 158 ・・・ 51 ・・・ 184 ・・・ 92 ・・・ 162 ・・・ 162 ・・・ 170 , 171 ・・・ 121 五十音順 アーキテクチャ ( 宣言 アクセス定義 アサート文・・ アトリヒ・ユ 位置による関連付け・ イネープル信号・ インスタンス・リスト・ インターフェース・リスト ェイリアス 工ンティティ 演算子の優先順位・・ 演算子オーバロード

9. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

7.6 アトリピュ ノ 63 その場合には , attribute アトリピュート名 : サプタイプ名 ; 工ンティティ , アーキテクチャ , コンフィグレーション , サププログラム , と , ます使用したいアトリピュート名を宣言し , その後にデータ・タイプ , UI : 68 「 t map(CLK=>CLKlN 、 RESET=>RESETIN, beg i n constant STB . time ド 2 ns; constant CLK CYQE : titTE . ニ 10 ns; signal COI.NT ・ std 」 ogic_vector(7 downto の ; signal QKIN,RESETIN : std 」 ogic, f ⅱ e : TEXT i s t - ba 「 . out ' TEXT i s i n - ba 「 . i n• f Ⅱ e lnv COUMT out std 」 ogic_vector(7 downto の ) ; ccynponent CN8 port(CLK, RESET : in std 」 ogic; architecture SIM of is end 引 ; entity 引 is use IEEE. std 」 ogic_textio. all ; use IEEE. std 」 ogic ー 1164. all ; use STD. TEXT 瓰 a Ⅱ ; library IEEE, STD; くリスト 7.1 2 〉 TEXTIO の記述例 信号 , 変数 , コンポーネン process va 「 i ab L i , Lo : ⅱ ne , variable CLK 、託阯T : std 」 ogic; beg i n readline(INv,Li); read(Li, CLK) ; read(L i, RESET) ; CLK Ⅲ← CLK ; 能刊 N ←託 T : wait fo 「 CLK CYCLE - STB; write(LO, LEFT, 8 ) ; hwrite(Lo, COINT 刪開 , 3 ) ; writeline(Outv, LO); wait fo 「 STB; if(endfile(lnv)) then wa i t ; end i f ; end process ; end S , ① hwrite 文 ②ファイルの末尾検出

10. VHDLによるハードウェア設計入門 : 言語入力によるロジック回路設計手法を身につけよう

3.4 シミュレーションの記述 くリスト 3.6 > イネープル付き 12 進力ウンタのシミュレーション記述 library IEEE; use IEEE. std 」 ogic 」 164. a Ⅱ ; fo 「 CLK_CYCLE/3 , fo 「 CLK_CYCLE*IO ; fo 「 CLK CYCLE*3; パ ( CLK,ÆSET,EN : in std. 」 t COLNT4EN archi tecture S 1 Of TEST CO.NT4EN is end TEST COlNT4EN ; ent i ty TEST CuT4EN i s use IEEE. std 」 ogic_unsigned all ; ①最上位なのてポートの記述はない ② "COUNT4EN" の 袵・ wt std 」 ogic_vector(3 面 to の コンポーネント文 end calponent ; constant CLK CYQE : Time ド 20. ns ; signal CLK,INIT_RESET, EN : std. 」 ogic, ③ "constant" は定数宣言 20ns を設定 signal CO.NT : std. 」 ogic_vector(3 面 t0 の ; beg i n : C01.NT4EN port map ( CLK: 〉 CLK, 託 T : 月Ⅲ T ー能 T , <—・ -- ④ " COUNT4E N " の EN=>EN, C Ⅷ = 〉 CO ー ) : ⑤プロセス文クロック入力の記述 インスタンス呼び出し ほ託 T く = ・ 0 ' ; EN ← Ⅲほ能 T ← fo 「 CLK CYCLE , Ⅲほ能 T ← ' 0 ' , end SIMI ; end process ; process begin CLK ← wa i t fo 「 CLK CYCLE/2; CLK ← ' 0 ' wai t fo 「 CLK CYCLE/2; end process ; wa i t ; EN ← wa i t EN ← wa i t wa i t process beg i n ⑥ " INIT ー RESET" " 刊 N " 入力の記述 コンフィグレーション名 conf igrat ion CFG TEST Of TEST COlNT4EN is fo 「引 MI ーーーーーー⑨アーキテクチャ名 end for , end CFG_TEST ; ⑧コンフィグレー う / ョン : 立