第 1 章 VHDL 基本構文 く表 1 . 1 > 各種 HDL の比較 言語名 VHDL Verilog-HDL SFL UDL/I 開発元 米国国防省が中心とな って開発 シミュレータ Verilog の言語として開発 PARTHENON システム の言語として開発 日本電子工業振興協会 において開発 特 単純化されている RTL での記述のみ可能 . 同期式の回路記述は 限定している . 単純でわかりやすい記述 RTL での記述のみ可能 . 完全同期式の回路に 能力は高くない 幅広い分野の記述が可能だが VHDL ほど記述 幅広い分野の記述が可能 . 高い記述能力 HDL による設計は , より抽象度の高いレベルで設計することにより , 難しい論理式か ら設計者を解放し , 設計期間を短縮することができます . また , 抽象度の高い記述である ということは , それだけ設計の変更が容易になるということで , 設計者はより完成度の高 いシステムを構築することができます . ードウェア記述言語には , VHDL(VHSIC HDL) , VeriIog-HDL, UDL/I (Unified Design Language for lntegrated Circuit) , SFL (Structured Function description Lan guage ) などがあります . それぞれの特徴を表 1 . 1 に示します . 記述言語にはそれぞれ一 長一短がありますが , そのなかで業界標準としてもっとも広く普及しているのが VHDL です . ・ VHDL の歴史 VHDL は , 米国国防省の VHSIC (Very High Speed lntegrated Circuit) 委員会で 1981 年に提唱されました . 大規模 IC の開発には , より上位レベルでの検証が求められていま した . また当時 , 国防省向け ASIC の開発は長いもので 3 年から 4 年もかかっていました . その間 , 半導体のプロセスは進歩し , 開発当初の時点では一番スピードが速い ASIC を使 用していたのが , 開発が完了する時点では時代遅れになってしまうという問題が生じてい ました . そこで直接ロジック・ゲートを回路図で入力するのではなく , ードウェア記述 ロ語 ( HDL ) で設計することによって , 開発終了時に一番スピードの速い ASIC を選択で きるようにする必要がありました . 1985 年に作業が完了しました . こうして , 1983 年に VHDL の仕様作成が始まり , バージョン 7.2 として公開されました . 現在では , 1986 年にはマニュアルにまとめられ , 米国国防省が調達するすべての ASIC は , VHDL 記述付きで納入するように義務づけら れています .

HDL ( ハードウェア記述言語 ) による設計手法は , すでに ASIC ( 特定用途向け集積回 路 ) などの大規模集積回路の設計でさかんに利用されています . HDL による設計は ASIC に限らす , FPGA や PLD などを使用した比較的小規模な設計にもさまざまなメリットを もたらします . 図 1 . 1 に回路図入力による設計と HDL による設計の比較を示します . く図 1 . 1 〉回路図入力による設計と HDL 入力による設計 1.1 第 1 章 VHDL 基本構文 1 .1 VHDL とは ・ HDL( ハードウェア記述言語 ) 設計のメリット process (CLK,RST) begin VHDL とは ノ 3 1 2 3 4 5 いままての設計手法 回路図入力 回路図入力 回路図入力に時間がかかる 論理式 ( プール代数 ) を考える必要がある 回路変史がたいへん 設計者以外では , 内容を理解しずらい 特定の半導体メーカのライプラリを使用 して回路図入力する これからの設計手法 HDL 記述 【 t ( CLK,RST,ENB : std logic; entity COUNTER 、 is COU ー打 8 end COUNTER : UNSIGNED ( 7 dO architecture RTL Of COUNTER is signal INCOUNT : UNSIGNED ( 7 downto 0 ) begin if (RST INCOUNT INCOUNT HDL 設計 テキストで簡単に入力 論理式を考える必要がない 回路変更が容易 く = INCOUNI' 十 1 : elsif (CLK'event and CLK く = " 00000000 " いつ then だれにでも内容を理解しやすい 半導体メーカのライプラリを使用 しない . どのメーカでも作成可能 設計期間の短縮 1 / 2 ~ 1 / 3 より完成度の高いシス テムの構築 設計の再利用が容易

234 ◆参考文献◆ ( 1 ) IEEE Standard 1076 , VHDL Language Reference ManuaI, IEEE, 1987. ( 2 ) IEEE Standard 1164 , MuItivaIue Logic System for VHDL Model lnteroperability (Std ー logic ー 1164 ) , IEEE, 1993. ( 3 ) Steve Carlson : VHDL による HDL 設計と論理合成入門 , 日本シノブシス , 1990. ( 4 ) 長谷川裕恭 ; VHDL 言語ワークショップ , 日本シノブシス株 , 1993. ( 5 ) R. Lipsett, C. Schaefer, C. Ussery ; VHDL : Hardware Description and Design' Kluwer Academic PubIishers, 1989. ( 6 ) Jayaram Bhasker : A VHDL Primer, PRENTICE HALL, 1992. ( 7 ) D. Perry : VHDL, McGraw-HiIl, 1991. ⑧ Berge, J-M : VHDL ' 92 , Kluwer Academic Publishers, 1993. ⑨今井正治 : ハードウェア記述言語の現状と VHDL の標準化 , インターフェース , 1994 年 1 月号 , CQ 出版 . ( 10 ) 長谷川裕恭 ; ハードウェア記述言語を使ったロジック設計法 , トランジスタ技術 , 1992 年 11 月号 , CQ 出版 . (II) 長谷川裕恭 : ハードウェア記述言語 VHDL 入門 , トランジスタ技術 , 1993 年 3 月号 , CQ 出版株 . ( 12 ) 長谷川裕恭 ; 例解 VHDL プログラミング , トランジスタ技術 , 1993 年 9 月号 ~ 1994 年 5 月号 , CQ 出版 .

1.1 VHDL とは ノ 5 その後 , 1986 年には IEEE ( 米国電気電子技術者協会 ) での標準化作業が , VASG (VHDL Analysis & Standardization Group) 委員会で始まりました . 1987 年 5 月には LRM ( 言語仕様書 Language Reference Manual) が作成され , 12 月に IEEE Std 1076 ー 1987 として承認されています . IEEE は , 米国での技術者の集まりという位置づけですが , こで承認されたものが世 界の標準として認められる権威ある団体で , VHDL も全世界の標準 HDL として広く普 及しています . 1989 年には , VHDL シミュレータや VHDL 記述からロジック回路を生成するソフト ウェア ( 論理合成ツール ) が EDA べンダから販売されるようになり , 実際にロジック回路 設計に用いられるようになりました . く図 1 .2 > あらゆるレベルの記述が可能 部機器 イスク SCSI システム全体 アーキテクチャ・レヘルの記述 ビヘービア・レヘ丿レの言己述 PCB architecture RTL Of SEL end if; DWT く = DOtJT く = i f ( SEL = process (A,B, SEL) begi begin ( レジスタ・トランスファ な記述 ロジック回路生成可能 り then ロジック・ゲートの記述 ロジック回路生成 レ・べ丿レ ) B :

著者略歴 VHDL によるハードウェア設計入門 株式会社工ッチ・ディー・ラボを設立 ロジック回路設計のコンサルティング・ビジネスに従事 社名を日本シノブシス株式会社に改名メソドロジー課兼 NCS 課課長として ロ本で最初に VHDL による IC を開発 1988 年頃より Verilog-HDL, VHDL によるロジック回路設計に従事 ェスシーハイテクセンター株式会社に勤務 フルカスタム I C 開発に従事 キヤノン株式会社半導体開発部第二開発室に勤務 に智大学理工学部物理学科卒 北海道生まれ ( 愛知県出身 ) 長谷川裕恭 がわひろやす 1996 年 1992 年 1986 年 同年 1984 年 1961 年 はせ 日本複写権センター ( 容 03-3401 ー 2382 ) にご連絡ください . での例外を除き , 禁じられています . 本書からの複写を希望される場合は , 本書の全部または一部を無断で複写複製 ( コピー ) することは , 著作権法上 [ : 可く日本複写権センター委託出版物 > 1995 年 3 月 30 日 1999 年 6 月 30 日 初版発行 第 8 版発行 著者 発行人 発行所 0 長谷川裕恭 1995 長谷川裕恭 蒲生良治 C Q 出版株式会社 定価はカバーに表示してあります 乱丁 , 落丁本はお取り替えします 東京都豊島区巣鴨 1 ー 14-2 ( 〒 170 ー 8461 ) 電話出版部 03 ー 5395 ー 2123 販売部 03 ー 5395 ー 2141 振替 00100 ー 7-10665 印刷・製本三晃印刷病 Printed in Japan

226 特別付録 VHDL 用語対訳集 特別付録 VHDL 用語対訳集 VHDL の日本語文献はまだまだ少ないため , VHDL について詳しく調べようとすると 英語の資料を当たらざるを得ません . そこで , これから英語の本で VHDL を勉強しようとする読者が英語での用語と日本語 訳で見た用語との間で混乱を起こさないよう , 英語の VHDL 関連用語と日本語訳との対 ここに示す訳語は日本規格協会が出している "IEEE Std 1076-1987 応を示します . VHDL Language Reference Manual" の日本語訳「 VHDL ハードウェア記述言語」での 訳語や , ( 社 ) 日本電子機械工業会 EDA 特別委員会が作成した訳語とは , 一部違っていま す . 以下の用語のすべてが本書で使われているわけではありませんが , VHDL 用語を日 本語訳した一例として編集部が独自に作成したものを示します . ( 著作・文責 . 編集部 ) abstract literal actual adding operator aggregate alias allocation alocator analyzer archi tecture archi tecture bOdy assertion assignment association element association liSt 抽象リテラル 実体 ( アクチュアル ) 加法演算子 集合体 ェイリアス 領域確保 アロケータ アナライサ アーキテクチャ アーキテクチャ本体 アサーション 代入 関連付けエレメント 関連付けリスト

72 本書で使用する表記について 本書で示す文字例は , VHDL の表記規則にしたがって表記しています . 英字または数 字 1 文字の場合は , ' ' で , 英字と数字が二文字以上の場合は , " " で括っています . ただし , 演算子は 1 文字も " " で括っています . 本書で VHDL の文法を表わす場合 , [ ] で括られたものは , 省略が可能で一回のみ記 述が可能であるものを指し , { } で括られたものは省略が可能で複数回の記述が可能であ るものを指します .

6.1 FIFO の記述 第 6 章 VHDL による回路設計 ノ 33 こまで , 回路設計でよく登場する小さなデバイスを例にとり , VHDL の文法とロジ ック回路設計への応用を紹介してきました . 本章では VHDL を使用して回路仕様からロジックを組み立てていく例を紹介していき ます . 6.1 曰 F 〇の記述 ・同期式 F ド 0 FIFO ( ファースト・イン・ファースト・アウト ) は , バッフアに対して書き込まれたデー タを , 書き込まれた順番で出力するという機能をもった回路です . この回路はおもに , 入力と出力デバイスのスピードが一致しないプリンタやディスクの バッファ , インターフェース部分などに用いられます . FIFO には , 非同期式と同期式があります . 非同期式は , 書き込み信号の立ち上がりエ ッジで書き込み , 読み出し信号が℃ ' の区間に出力する形式になります . 4.7 節で紹介した スタティック RAM は非同期式です . それに対して同期式はクロックの立ち上がりエッ ジごとに動作します . 図 6.1 に示す通り , " WR " が℃ ' であれはクロックの立ち上がりエッジで入力データを書 く図 6.1 〉同期型 FIFO の動作 DATAI N WR RD DATAOUT C LK

library IEEE; use IEEE.std 」 ogic 」 164. all; entity ー is パ ( 町 . in std 」 ogic; . in std 」 ogic; WDIN: in std 」 ogic, 1.7 くリスト 1 .8 > コメント文の記述 A く = 'X' ① Rev : 1. 0 - 1989. 12. 1 0 Des i gne 「 Anpan Man - T 「 ansistor TechnoIogy P 「 0 改】 ct 名付け規則とコメント文 35 - 町 4fsc CK - PAL 4fsc CLCK ー町 Vsync ② "std—logic" や "std—logic—vector" に不定の値を代入するときだけ注意してください . signal B : std_logic_vector ( 5 downto O) ; signal A : std—logic; B< = ” XXXX ” 小文字 ' x ' ではエラー 小文字 "xxxx" ではエラー VHDL で使用する名前 ( 信号名 , ポート名 , 工ンティティ名 , の付け方には , 以下の規則があります . アーキテクチャ名など ) ・最初の文字は英字 ・使用できる文字は英字と数字と ' ・続けて ' ー ' を使用してはならない . ・コメント文 また最後の文字に ' 使用してはならない から行末までがコメント文になります . リスト 1 .8 の①のように , そ VHDL では ' の記述の作成者の名前を入れたり , 日付を入れたり , ②のようにその信号の意味や機能な どを付加します . コメント文は VHDL としてはいっさい処理されませんが , 他のツールとのインターフ ェースに使用されることもあります .

788 付録 C VHDL パッケージ・ファイル 付録 C VHDL / ヾッケージ・ファイノレ ・ std-logic-1164 ( 出典 :std_logic 」 164:Draft Standard Version 4.2 ) Title Library Developers : Limitation : Note std—logic_1164 multi-value logic system This s 11 compiled int0 a library m IEEE. IEEE el standards group Gzr 1164 ) This defines a standard for designers tO use in describing the interconnection data used in vhdl *. The logic system defined in this mage may insufficient for switched transistors, since such a requirement is out Of the scope Of this effort. Furthermore, mthematics, primitives, timing standards, etc. are considered orthogonal issues as it relates t0 this mage and are therefore beyond the sco Of this effort. NO declarations or definitions s 11 in, or excluded from this *. The declaration" defines the and declarations of std—logic, 」 164. The std—logic 」 164 s 11 considered the fO 1 definition of the semntics of this *. T81 my chmse to implement the mage in the mst efficient mnner available